Hochdichte Integration dehnbarer anorganischer Dünnschichttransistoren mit hervorragender Leistung und Zuverlässigkeit

Nature Communications Band 13, Artikelnummer: 4963 (2022) Diesen Artikel zitieren

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Transistoren mit anorganischen Halbleitern weisen im Vergleich zu organischen Transistoren eine überlegene Leistung und Zuverlässigkeit auf. Aufgrund ihrer Sprödigkeit sind sie jedoch für den Bau dehnbarer elektronischer Produkte ungünstig. Aufgrund dieses Nachteils wurden sie meist auf nicht dehnbaren Teilen angebracht, um mechanische Belastungen zu vermeiden, die die verformbaren Verbindungen, die diese starren Teile verbinden, mit der Belastung des gesamten Systems belasten. Daher muss die Integrationsdichte geopfert werden, wenn die Dehnbarkeit im Vordergrund steht, da der Anteil der dehnbaren Leitungen erhöht werden soll. In dieser Studie zeigen wir die hochdichte Integration von Oxid-Dünnschichttransistoren mit hervorragender Leistung und Zuverlässigkeit, indem wir die Geräte direkt in dehnbare Serpentinenstränge einbetten, um diesen Kompromiss zu umgehen. Die eingebetteten Transistoren verbergen sich nicht vor Verformung und halten selbst Belastungen bis zu 100 % stand; Somit kann die Integrationsdichte erhöht werden, ohne dass die Dehnbarkeit darunter leidet. Wir gehen davon aus, dass unser Ansatz eine kompaktere, dehnbare Elektronik mit High-End-Funktionalität als bisher schaffen kann.

Dehnbare Elektronik erweitert nicht nur ihre Dimensionen, sondern auch die innovativen Möglichkeiten und kreativen Erfahrungen der Benutzer. Elektronische Skins sind ein repräsentatives Beispiel für eine solche interessante Anwendung1,2,3. Sie können sich mit den Fingern dehnen, um Roboter durch das Erfühlen von Texturen und Kräften Menschen ähnlicher zu machen. Darüber hinaus können konforme Heizgeräte die kalten Roboter auf die Körpertemperatur des Menschen erwärmen, sodass sie vertrauter und angenehmer zu berühren sind3.

Transistoren sind wesentliche Bausteine ​​für eine solche dehnbare Elektronik, da sie verschiedene Eingangssignale verarbeiten und den Betrieb anderer Komponenten steuern4. Es gibt zwei Hauptstrategien, um diese wichtigen Transistoren und Schaltkreise dehnbar zu machen: die Verwendung von intrinsisch dehnbaren Materialien, einschließlich Leitern, Dielektrika und Halbleiter5,6,7,8,9,10,11, oder die Platzierung nicht dehnbarer Geräte auf starren Inseln und deren Verbindung diese Inseln mit dehnbaren Verbindungen, die aus schlangenförmigen Brücken, flüssigen Metallen usw. bestehen können.12,13,14,15,16,17,18,19,20. Dabei werden Funktionsinseln nahezu vollständig dehnungsentkoppelt und dehnbare Leitungen nehmen nahezu die gesamte Verformung auf.

Die erste Strategie, intrinsisch dehnbare Halbleitermaterialien, hat in den letzten Jahren bemerkenswerte Fortschritte erzielt. Sie können sich bis zu 100 % der Dehnung dehnen und weisen dabei eine Beweglichkeit über 1 cm2 V−1 s−1 auf. Darüber hinaus wurde kürzlich über organische Materialien berichtet, die fotostrukturierbar und auch dehnbar sind und eine auf optischer Lithographie basierende Mikrofabrikation ermöglichen21. Für Hochgeschwindigkeitsanwendungen wie Bildsensoren mit hohen Bildraten, mobile Anwendungsprozessoren usw. ist ihre Mobilität jedoch etwas zu gering.

Die andere Strategie bestand darin, sich auf eine hohe Geräteleistung zu konzentrieren. Eine Kombination aus starren Inseln und dehnbaren Verdrahtungen übersteigt die Leistung organischer Transistoren, da anorganische Transistoren verwendet werden können. Kim et al. berichteten über dehnbare integrierte CMOS-Schaltkreise (Complementary Metal Oxide Semiconductor) durch Transferdrucken von Source/Drain (SD)-dotierten einkristallinen Siliziumstücken auf Polyimid (PI)-Inseln12,14. Der Hauptnachteil dieser Strategie besteht jedoch darin, dass die Integrationsdichte (Anzahl der Transistoren pro Flächeneinheit) erheblich begrenzt ist, da der Anteil dehnbarer Verbindungen zu starren Inseln erhöht werden sollte, um der hohen Belastung des Gesamtsystems Rechnung zu tragen (Abb. 1a und). Ergänzende Abbildung 1). Dies führt zu einem sperrigen, dehnbaren Gerät mit vielen Serpentinenbrücken und wenigen Funktionsinseln, was sowohl für die Benutzerfreundlichkeit als auch für die Herstellungskosten unerwünscht ist (Abb. 1d).

eine Kombination aus starren Funktionsinseln und dehnbaren Verbindungen zum Aufbau eines dehnbaren elektronischen Systems. b Geräte sind in Schlangenlinien angeordnet, wo zuvor nur passive Verkabelungen platziert wurden. c Die Integrationsdichte steigt, wenn die Geräte zusätzlich zur starren Insel auch auf den Serpentinenbrücken liegen (ergänzende Abbildung 2 für die Details der Berechnung). d Derzeitige sperrige, dehnbare Elektronik kann durch den vorgeschlagenen Ansatz miniaturisiert werden.

Hier berichten wir über die groß angelegte Integration leistungsstarker anorganischer Dünnschichttransistoren (TFTs) durch direkte Herstellung und Einbettung von Bauelementen in Serpentinenstränge, um diesen Kompromiss zwischen Integrationsdichte und Dehnbarkeit zu überwinden (Abb. 1b und ergänzende Abb. 2). ). Wir haben anorganische TFTs entwickelt, die sich nicht mehr vor mechanischer Belastung verstecken und selbst Verformungen standhalten. Die direkte Herstellung von TFTs ist gegenüber dem Transferdruck separat hergestellter Geräte günstiger, da es sich um einen weitaus einfacheren Prozess handelt, der zu einer besseren Ausbeute und einem höheren Durchsatz führt. In diesem Zusammenhang haben wir eine einfache Dual-Gate-Architektur entwickelt, die hochleistungsfähige Metalloxid-TFTs mit hervorragender Zuverlässigkeit für die monolithische Integration auf den PI-Trägern bei niedrigen Verarbeitungstemperaturen (≤300 °C) ermöglicht. Diese Oxid-TFTs auf Serpentinensträngen können dank der PI-Umhüllung einer tatsächlichen Belastung standhalten, wodurch die durch Verformung verursachte Belastung des Geräts minimiert wird. Wir gehen davon aus, dass unsere Methode eine dehnbare Großintegration (LSI) realisieren und fortschrittliche dehnbare Geräte wie verformbare Sensoren mit hoher Wiedergabetreue, erweiterbare Displays mit hoher Auflösung usw. ermöglichen wird.

Seit dem ersten Bericht über In-Ga-Zn-O (IGZO)-TFTs gab es schnelle Fortschritte bei der Leistung und Zuverlässigkeit von Oxid-TFTs. Sie werden zunehmend in Aktivmatrix-Displays tragbarer Geräte wie Smartphones und Smartwatches eingesetzt22,23,24,25,26,27,28,29.

Bisher wurde auch regelmäßig über dehnbare Elektronik unter Verwendung von Oxid-TFTs berichtet, und wir untersuchten diese Studien mit Schwerpunkt auf drei Hauptmerkmalen, darunter Feldeffektmobilität, Dehnbarkeit und Gerätedichte (Ergänzungstabelle 1)17,19,30,31, 32,33,34,35,36,37,38,39. Unter den Berichten über dehnbare Oxid-TFT-Arrays haben Kim et al. Kürzlich wurde über einen dehnbaren a-IGZO-TFT mit recht hoher Mobilität von 24,9 cm2 V−1 s−1 berichtet, der jedoch nur um bis zu 30 % gedehnt werden kann und nur vier Geräte auf einer Substratgröße von 25 × 25 mm2 platziert werden 39. Mittlerweile Münzenrieder et al. berichteten über ein hoch dehnbares a-IGZO-TFT-Array, das bis zu 210 % gedehnt werden kann. Die Mobilität ist jedoch mit 11,3 cm2 V−1 s−1 niedrig und die Gerätedichte ist auf 400 TFTs/cm2 begrenzt, was viel weniger als 42.000 TFTs/ cm2 dehnbarer organischer Transistoren17,21. Da es kaum Berichte über dehnbare TFTs gibt, die die oben genannten drei Indizes gleichzeitig erfüllen, haben wir in dieser Studie versucht, sie alle zu erfüllen.

Obwohl ihre Feldeffektmobilität im Vergleich zu organischen TFTs hoch ist (~20 cm2 V−1 s−1 für IGZO), sind sie bei Anwendungen, die eine hohe Verarbeitungsgeschwindigkeit erfordern, immer noch unbefriedigend40,41. Um die Leistung von TFTs zu steigern, wählen wir Indiumzinnoxid (ITO) als Kanalmaterial mit hoher Mobilität, das ursprünglich als transparentes leitendes Oxid und nicht als Halbleiter bekannt war. Sein höherer Indiumgehalt (In/Sn = 9/1 im Gewicht) als IGZO führt zu einer geringen effektiven Elektronenmasse, da der größere Ionenradius von Indium (im Vergleich zu denen von Zink und Gallium) effektive Perkolationswege für Elektronen bietet23,42. Darüber hinaus ist die Trägerkonzentration in ITO höher als in IGZO, da Trägersuppressoren wie Gallium fehlen, und es unterstützt auch die perkolative Leitung, indem es die potenziellen Barrieren überwindet.

Die hohe Elektronendichte in ITO erschwert jedoch das Ausschalten von TFTs selbst bei einer hohen negativen Gate-Vorspannung und führt außerdem zu einer negativen Verschiebung der Schwellenspannung. Um einen ordnungsgemäßen Ein-/Aus-Betrieb zu erreichen, kontrollieren wir die Trägerkonzentration in ITO, indem wir während des Sputterprozesses Sauerstoff mit Argon einführen (ergänzende Abbildung 5). Sauerstofffehlstellen sind bekannte Elektronendonoren in Oxidhalbleitern, zusammen mit Substitutionsdotierstoffen wie Zinn in ITO-Dünnfilmen42. Daher steigt mit steigendem Gehalt an Sauerstofffehlstellen in den Oxidhalbleitern auch die Elektronenkonzentration. Daher führen wir während des Sputterns von ITO Sauerstoffgas ein, um die Bildung von Sauerstofffehlstellen im abgeschiedenen Film zu reduzieren. Darüber hinaus wird seine physikalische Dicke unter 6 nm gehalten, um die Elektronen vollständig abzureichern. Wenn ein ITO-Film dicker wird, wird es durch die Gate-Vorspannung schwieriger, darin Elektronen abzubauen. Mit anderen Worten: Elektronen können nur teilweise verarmt werden und der Rückkanal (gegenüberliegende Seite der Gate-Elektrode) bleibt nicht verarmt. Dies kann zu einem hohen Ausschaltstrom und einer negativen Verschiebung der Schwellenspannung führen. Um dies zu überwinden, haben Li et al. berichteten über einen ultradünnen (bis zu 4 nm) ITO-Kanal für Hochleistungs-TFTs mit ordnungsgemäßem Ein-/Ausschaltvorgang42. Mit diesem Ansatz haben wir zunächst ITO-TFTs mit einer Bottom-Gate-Struktur einschließlich einer Passivierungsschicht auf dem ITO hergestellt, die auch als Ätzstopper fungiert (Abb. 2a). Dies zeigt eine bemerkenswerte Feldeffektmobilität von über 60 cm2 V−1 s−1 mit einem 100 nm dicken SiO2-Gate-Isolator, die weitaus höher ist als die von IGZO (Abb. 2b). Allerdings war die Schwellenspannung, wie zuvor erwähnt, ziemlich negativ (–4 V) und wurde mit der Verkürzung der Kanallänge von 25 auf 16 μm schwerwiegender und überschritt –5 V. Oxidhalbleiter, die wie in unseren Geräten von Gate-Dielektrika oder Ätzstoppern bedeckt sind, können beim Trockenätzen solcher Isolatoren dotiert werden, um das Loch für SD-Kontakte zu öffnen43. Dies liegt daran, dass die freiliegenden Teile von Oxidhalbleitern durch das Plasma beschädigt werden und sich dort Donordefekte wie Sauerstofffehlstellen bilden. Die erhöhten Elektronen können von diesen dotierten Bereichen (SD-Seiten) in Richtung der Kanalmitte diffundieren. Dies führt zu einem Anstieg der Trägerkonzentration im Kanal und damit zu einer negativen Verschiebung der Schwellenspannung44,45. Der Einfluss der Ladungsträgerdiffusion aus SD-Regionen wird umso schwerwiegender, je kürzer die Kanallänge wird (ergänzende Abbildung 6), da der Anteil der Bereiche, in die die Elektronen diffundiert werden, im Vergleich zum intrinsischen Teil zunimmt. Dieses Problem ist ungünstig für die Verkleinerung von TFTs, die für eine Integration mit hoher Dichte unerlässlich ist. Wir haben auch die elektrische Stabilität dieses Geräts getestet, indem wir drei Stunden lang eine positive Gate-Vorspannung angelegt haben. Obwohl es recht stabil war, gab es eine offensichtliche positive Verschiebung der Schwellenspannung aufgrund des Elektroneneinfangs an der Grenzfläche zwischen Halbleiter und Gate-Dielektrikum46,47. Eine solche positive Vorspannungsinstabilität verschlechtert sich, wenn die Dicke des Halbleiters abnimmt, wie beispielsweise bei unserem 6 nm dicken ITO-Kanal, da die Ladungsdichte innerhalb einer dünneren aktiven Schicht bei einer bestimmten Gate-Vorspannung ansteigt. Auch die Bandbiegung wird steiler als in einem dickeren Kanal48,49,50.

ein Schema eines Oxid-TFT vom Bottom-Gate-Typ. b Übertragungscharakteristik und Feldeffektmobilität des Bottom-Gate-TFT. c Übertragungskurven von Bottom-Gate-TFTs mit unterschiedlichen Kanallängen. d Gesampelte Übertragungskurven während des positiven Gate-Bias-Stresstests für 3 Stunden. e Illustration einer einfachen Dual-Gate-Architektur. f Übertragungscharakteristik und Feldeffektmobilität von Dual-Gate-TFT. g Übertragungskurven von Dual-Gate-TFT mit verschiedenen Kanallängen. h Proben der Übertragungseigenschaften während des positiven Gate-Bias-Stresstests für 3 Stunden. i Schematische Darstellung des Herstellungsprozesses von Oxid-TFT zusammen mit Masken für die Fotolithographie. j Schwellenspannungssteuerung durch separates Anlegen einer oberen und unteren Gate-Vorspannung. k Optisches Mikroskopbild eines Dual-Gated-Oxid-TFT. Maßstabsbalken, 10 μm.

Ein zusätzliches Gate ist eine der leistungsstärksten Lösungen für die oben genannten Probleme: die Verschiebung der Schwellenspannung mit der Skalierung der Kanallänge und die durch Vorspannung verursachte Instabilität. Ein zusätzliches Gate löst diese Probleme, indem es die Gate-Steuerbarkeit auf dem Kanal verbessert und eine weiche Bandbiegung innerhalb des Halbleiters induziert, während eine Vorspannung angelegt wird51,52,53. Das zweite Gate erfordert jedoch zusätzliche Schritte, einschließlich Dünnschichtabscheidung, Fotolithographie und Strukturierung, was die Kosten erhöht und den Durchsatz verringert.

Um zusätzliche Herstellungsschritte für das zweite Tor zu vermeiden, haben wir das zusätzliche obere Tor mit SD zusammengeführt, indem wir einen Abstand zwischen ihnen geschaffen haben, wie in Abb. 2e dargestellt. somit bleibt die Anzahl der Masken wie beim Single-Gate-Prozess bei vier. Die Idee ist einfach, aber ihre Auswirkungen auf die Geräteleistung und -zuverlässigkeit sind dramatisch. Im Gegensatz zum Bottom-Gate-TFT gibt es bei diesem Doppel-Gate-TFT überhaupt keine Hysterese in der Übertragungscharakteristik, wie in Abb. 2f dargestellt, und die Schwellenspannungen gehen selbst bei der kürzesten Kanallänge von 16 μm ebenfalls nahe Null zur verbesserten Gate-Steuerbarkeit (Abb. 2g). Darüber hinaus kann es einen dreistündigen Bias-Stresstest ohne Verschiebung der Schwellenspannung aufgrund der weicheren Bandbiegung im Kanal durch die Gates auf beiden Seiten überstehen. Darüber hinaus kann die Schwellenspannung durch separates Anlegen einer Vorspannung am oberen und unteren Gate gesteuert werden, was für die Schaltungskonfiguration nützlich ist (Abb. 2j).

Wie bereits erwähnt, gibt es zwischen dem zusätzlichen oberen Gate und SD einen Raum, um sie zu einer einzigen Maske zusammenzuführen. Diese Lücke so klein wie möglich zu halten, ist der einfachste Weg, die höchste Geräteleistung zu erzielen, da der Anteil des Kanals, der durch das obere Gate eingeschaltet wird, maximiert wird. Wir haben diesen Raum daher auf 3 μm festgelegt, was der garantierten Mindeststrukturgröße unserer Lithographiewerkzeuge entspricht. Mittlerweile haben wir auch herausgefunden, dass die Feldeffektmobilität im Vergleich zu IGZO-TFTs immer noch hoch war (48,6 cm2 V−1 s−1), wenn dieser Abstand sogar auf 6 μm verdoppelt wurde. Auch die Schwellenspannungen änderten sich überhaupt nicht, unabhängig vom Abstand zwischen oberem Gate und SD (ergänzende Abbildung 7). Darüber hinaus können wir die Überlappung zwischen dem unteren Gate und dem SD anpassen, um die parasitäre Kapazität zwischen ihnen für Hochfrequenzoperationen zu reduzieren. Wir haben die TFTs mit verschiedenen Überlappungslängen (7, 2 und 0 μm) getestet, um den Einfluss dieses Parameters auf die Geräteeigenschaften zu untersuchen (ergänzende Abbildung 8). Für die nicht überlappte Variante sinkt die Feldeffektmobilität auf 45,9 cm2 V−1 s−1, da die Elektronen in dem Teil von ITO, in dem die Kontakte mit SD-Metallen hergestellt werden, aufgrund des Fehlens dieser nicht in hoher Dichte akkumuliert werden können Torfeld. Obwohl es in diesem Fall zu einem Verlust an Feldeffektmobilität kommt, kann dieser durch die Verringerung der parasitären Kapazität im Hinblick auf den Schaltungsbetrieb ausgeglichen werden.

Abbildung 3 fasst den Prozess zum Einbetten von TFTs in Serpentinenbrücken zusammen und umfasst die Schritte für die PI-Umhüllung, das Laser-Lift-off (LLO) und die Übertragung auf das Elastomer. Als Substrat wird ein 6-Zoll-Glaswafer verwendet, der durch Schleuderbeschichtung mit einer 2,5 μm dicken PI-Folie bedeckt wird, die als unterer Teil der Umhüllung dient. PI ist aufgrund seiner mechanischen Haltbarkeit und erheblichen thermischen Beständigkeit eine ideale Wahl für flexible oder verformbare Elektronik.

a TFTs, die in Serpentinenform auf dem PI-Substrat angeordnet sind. b Obere PI-Beschichtung über den TFTs mit der gleichen Dicke wie die untere PI, um Geräte in einer neutralen Ebene zu platzieren. c Aus zwei PI-Beschichtungen in Serpentinenform herausätzen. d, e Ablösung von PI-umhüllten Geräten durch die LLO-Technik und deren Übertragung auf Elastomer.

Wir haben das Einheitsgerät mit einer Größe von 36 × 19 μm2 entworfen, einschließlich Pads für die SD- und Gate-Metalle, und die Kanallänge und -breite wurden auf 20 bzw. 5 μm festgelegt (Ergänzende Abbildungen 9 und 10). Anschließend wurde ein Array mit dem Gerät in Schlangenform erstellt (Abb. 4a, b). Nach der Herstellung der TFT-Arrays wurden diese mit einem zweiten PI mit der gleichen Dicke von 2,5 μm beschichtet, um die Geräte nahe der Mitte der 5 μm dicken PI-Umhüllung zu platzieren (Abb. 4c). Dieser mittlere Teil der PI-Verkleidung zwischen den oberen und unteren PIs wird zur neutralen Ebene, wo die innere Spannung auf Null geht, wenn die PI-Verkleidung gebogen wird54,55. Die TFTs in der Nähe der neutralen Ebene der Umhüllung erfahren daher eine viel geringere Belastung, wenn die Serpentinenstränge gedehnt und verdreht werden55. Wir haben auch eine Finite-Elemente-Analyse (FEA) durchgeführt, um den Einfluss der PI-Umhüllung auf die Verformung zu untersuchen, und bestätigten, dass die obere PI die Belastung des TFT-Arrays bei Dehnung deutlich reduziert. (Ergänzende Abbildung 11). Eine weitaus geringere Gerätedicke (≤0,45 μm) als die PI-Ummantelung (5 μm) trägt dazu bei, dass das gesamte Gehäuse der TFTs nicht wesentlich von der neutralen Ebene abweicht. Interessanterweise ist sogar die Struktur unserer TFTs in vertikaler Richtung symmetrisch, dh der Kanal ist zwischen zwei Gates und Dielektrika angeordnet (Abb. 2e); Daher ist es auch hilfreich, dass der Halbleiter und die beiden Grenzflächen mit Dielektrika in der Nähe der neutralen Ebene liegen können. Nach der zweiten PI-Schicht wird die Polymerumhüllung vervollständigt, indem das gesamte PI durch eine Sauerstoffplasmaätzung in Serpentinenform strukturiert wird (Abb. 4d, e), und die Grenze zwischen dem oberen und unteren Polymer kann gefunden werden (Abb. 4f).

a Oxid-TFTs, die in Serpentinenform vor der oberen PI-Beschichtung angeordnet sind. Maßstabsbalken, 20 μm. b Eine TFT-Einheit im Serpentinen-Array. Maßstabsbalken, 10 μm. c Schematische Darstellung eines PI-beschichteten Oxid-TFT im flachen und gebogenen Zustand. d, e PI-Serpentinensaiten nach der Ätzung der oberen und unteren PIs. Maßstabsbalken, 100 und 20 μm für d bzw. e. f Seitenwand von PI-Serpentinenbrücken und Grenze zwischen oberen und unteren PIs. Maßstabsbalken, 2 μm.

Der PI-Film wurde dann von einem 6-Zoll-Glaswafer auf ein Elastomer übertragen. Die LLO-Technik, die üblicherweise bei der Herstellung flexibler elektronischer Produkte verwendet wird, wurde verwendet, um unser Gerät vom Glassubstrat zu trennen. Das Gerät wurde dann auf Ecoflex-Elastomer übertragen, ein weit verbreitetes Elastomer in dehnbaren elektronischen Studien. Abbildung 3d und e zeigen den Prozess der erfolgreichen Übertragung ganzer Bauelemente von einem 6-Zoll-Wafer auf ein Elastomer im großen Maßstab.

Für die Lithographie wurde ein herkömmlicher Maskenausrichter mit Fotomasken mit einer minimalen Strukturgröße (Linie und Abstand) von 3 μm verwendet. Mit diesem Aligner ist eine Submikronfunktion möglich, wenn die Masken starken Kontakt mit den Substraten haben. Dies führt jedoch häufig zu einer Verunreinigung der Maske und verringert die Ausbeute bei der Herstellung in großem Maßstab. Wir haben daher den Proximity-Modus verwendet, um den Kontakt zwischen Maske und Wafer zu vermeiden und so einer Kontamination der Maske vorzubeugen. Die Auflösung in diesem Modus ist dann auf etwa 2,5 μm begrenzt. Selbst mit solch einer niedrig auflösenden Technik könnten wir mehr als 30 Einheitsgeräte in ein Quadrat mit einer Größe von 315 × 315 μm2 (>30.000 TFTs/cm2) integrieren, wo eineinhalb Perioden einer Serpentinenkette (40 μm breit) belegt werden können ( Abb. 5a). Dies ist eine weitaus höhere Integrationsdichte als das oben erwähnte dehnbare Array mit Si-Transistoren, die nur auf den starren Inseln platziert sind (<2000 Si-Transistoren/cm2)12.

a Lichtmikroskopische Bilder von 25 Einheitsgeräten in Serpentinenschnur, gedehnt bis zu 100 % Dehnung. Maßstabsbalken, 50 μm. b Übertragungseigenschaften von 25 parallel geschalteten Transistoren bei der Belastung von 0 auf 100 %. c Feldeffektmobilität und Einschaltspannung von TFTs während des Dehnungstests. Der Fehlerbalken stellt die Standardabweichung dar. d, e Lichtmikroskopische Aufnahme des dehnbaren Wechselrichters und seiner Spannungsübertragungskurven unter Belastung bis zu 100 %. Maßstabsbalken, 50 μm. f, g Schema und Foto von zwei LED-Pixeln, die von dehnbaren Oxid-TFTs angetrieben werden und in die Serpentinenbrücke eingebettet sind. Maßstabsleiste, 2 mm. h Strom-Spannungs-Kurven von LED-angeschlossenen TFTs, gemessen vor und nach der Dehnung. i, j Rotes Licht von zwei LED-Pixeln, während die Gate-Spannungen bei 0 % und 100 % Dehnung zur positiven Seite wechselten. Maßstabsbalken, 2 mm für beide (i, j).

Die Integrationsdichte von TFTs auf Serpentinensträngen kann leicht erhöht werden, indem das Gerät mithilfe von Lithographiewerkzeugen mit höherer Auflösung verkleinert wird, wie z. B. i-Line-Steppern oder ArF-Scannern, die häufig in der Halbleiterfertigung verwendet werden und eine Auflösung von 800 nm oder 100 nm garantieren. jeweils. Da der Prozess für Oxid-TFTs in hohem Maße mit typischen Halbleiterprozessen kompatibel ist, werden auch solche Halbleiter-Lithographie-Tools häufig eingesetzt40,41. Ein IGZO-TFT mit einer Kanallänge von 180 nm durch einen KrF-Scanner (etwas niedrigere Auflösung als ArF-Scanner) ist an dieser Stelle ein repräsentatives Beispiel56. Die Größe des Einheitsgeräts (36 μm * 19 μm = 684 μm2) in unserem Bericht kann mit einem i-line-Stepper oder ArF-Scanner auf 50 μm2 bzw. 0,8 μm2 verkleinert werden.

Für den grundlegenden mechanischen Test haben wir 25 TFT-Einheiten parallel in den 40 μm breiten Serpentinenbrücken angeordnet und diese in 20 %-Intervallen von 0 auf 100 % Dehnung gedehnt (Abb. 5a). Die in jedem Intervall gemessenen Übertragungseigenschaften überlappen sich nahezu und die Feldeffektmobilität und Schwellenspannung bleiben nach 100 % Dehnung nahezu unverändert (Abb. 5b, c). Außerdem wurde ein zyklischer Dehnungstest unter den harten Bedingungen einer 100-prozentigen Dehnung, einer Dehnungsgeschwindigkeit von 1 mm/s und einer 10.000-fachen Verformung durchgeführt. Die mit PI ummantelten TFTs haben diesen wiederholten Dehnungs- und Freigabetest erfolgreich bestanden (ergänzende Abbildung 12 und Video 1).

Nachdem wir diese hervorragende mechanische Zuverlässigkeit von TFTs bestätigt hatten, bauten wir zwei Beispiele, um ihre Anwendung in dehnbaren integrierten Schaltkreisen und Displays zu demonstrieren. Abbildung 5d zeigt, dass der Wechselrichter aus 25 TFT-Einheiten besteht. Unter den Geräten waren Gates von 5 TFTs mit einer Stromversorgungsleitung (Diodenverbindung) verbunden. Der hergestellte Wechselrichter funktionierte auch bei 100 % Dehnung gut und seine Spannungsübertragungskurven blieben auch bei Verformung nahezu unverändert (Abb. 5e).

Abbildung 5f zeigt das Diagramm von zwei Leuchtdioden (LEDs), die mit dehnbaren TFTs für die Demonstration der Display-Anwendung verbunden sind. Die LED ist 1,6 × 0,8 mm2 groß und auf beiden Seiten dehnbarer TFTs platziert (Abb. 5g). Die Ansteuerspannung (VDD) wird über die TFTs zugeführt und nicht direkt an die LEDs wie in den Anzeigepixeln. Obwohl am Drain-Anschluss kontinuierlich 5 V anliegen, schaltet eine negative Gate-Vorspannung die TFTs vollständig aus und blockiert den Stromfluss zu den LEDs (Abb. 5h). Als die Gate-Spannung auf die positive Seite wechselte, wurden die TFTs eingeschaltet und die LED begann zu leuchten (Zusatzvideo 2 und 3). Die Helligkeit der LED nahm allmählich zu, als das Gate positiver vorgespannt wurde (Abb. 5i, j). Die überlegene Stabilität unter Verformung wurde erneut durch die Überlappung zweier Strom-Spannungs-Kurven von LED-angeschlossenen TFTs bestätigt, die bei 0 und 100 % Dehnung gemessen wurden (Abb. 5h). Jeder Buchstabe von „STRETCHABLE“ auf der Probe ist gleichmäßig entlang der Streckrichtung getrennt. Dies bedeutet, dass auch die Metallelektroden und TFTs auf Serpentinensträngen während des mechanischen Tests gleichmäßig gedehnt wurden.

Zusammenfassend haben wir „eigentlich“ dehnbare anorganische Transistoren mit hoher Leistung und ausgezeichneter elektrischer und mechanischer Stabilität eingeführt. Eine hohe Integrationsdichte (>30.000 Transistoren/cm2) wird durch die direkte Einbettung von Oxid-TFTs in Serpentinenstränge erreicht, wobei passive Elektroden normalerweise in früheren anorganischen dehnbaren Arrays platziert wurden. Dank der PI-Ummantelung blieben die elektrischen Eigenschaften auch dann erhalten, wenn dehnbare TFTs auf 100 % Dehnung gedehnt wurden. Darüber hinaus basiert unser Ansatz auf den Standardtechniken zur Halbleiter-/Display-Herstellung. Dadurch können eine hohe Ausbeute und gleichmäßige Geräteeigenschaften erreicht werden. Wir gehen davon aus, dass unser Ansatz den Weg für die Herstellung hochminiaturisierter dehnbarer Produkte ebnet, die eine hohe Leistung und Zuverlässigkeit erfordern.

Polyimidlack (KPI-1500, Komec) wurde 2 Minuten lang bei 2500 U/min auf einen 6-Zoll-Glaswafer aufgeschleudert. Der Wafer wurde 10 Minuten lang bei 80 °C getrocknet und unter N2-Spülung eine Stunde lang bei 450 °C gebacken. Als Pufferschichten wurden SiNx und SiO2 nacheinander durch plasmaunterstützte chemische Gasphasenabscheidung (PECVD) bei 300 °C mit einer Dicke von jeweils 10 nm abgeschieden. Mo- (15 nm) und ITO-Schichten (5 nm) wurden ebenfalls nacheinander gesputtert und durch Fotolithographie (MA6, SÜSS MicroTec) und die Nassätztechnik (MA-SO2, Dongwoo Finechem) als unteres Gate strukturiert.

Dieses untere Gate wurde mit 100 nm dickem PECVD-SiO2 als Gate-Dielektrikum bei 300 °C bedeckt und die ITO-Kanalschicht wurde auf das SiO2 gesputtert. Für die ITO-Abscheidung wurde die Gleichstrom-Plasmaleistung (DC) bei 150 W gehalten und zusätzlich zu Ar als Sputtergas (24 SCCM) O2 mit einer Flussrate von 1,0 SCCM eingeleitet, um die Trägerkonzentration in ITO zu steuern. Auf dem ITO-Kanal wurde außerdem ein 10 nm dickes SiO2 abgeschieden, um die Kanalschicht vor Schäden durch Nasschemikalien und Plasma während des anschließenden Ätzprozesses zu schützen. Die aktive Schicht, bestehend aus ITO und SiO2, wurde mit der Trockenätztechnik unter Verwendung einer Cl2- und Ar-Gasmischung (50/50 SCCM) strukturiert, und der Arbeitsdruck und die Hochfrequenzplasmaleistung (RF) wurden bei 5 mTorr und 350 W gehalten , jeweils.

Anschließend wurde der zweite Gate-Isolator mittels PECVD bei 300 °C mit einer Dicke von 140 nm auf der aktiven Schicht abgeschieden. Die Kontaktlöcher wurden durch Trockenätzen unter Verwendung von CF4- und Ar-Gasen (80/20 SCCM) mit einem Arbeitsdruck von 5 mTorr und einer HF-Plasmaleistung von 300 W geätzt. Die Isolierschichten, einschließlich der oberen/unteren Gate-Dielektrika und Puffer, wurden zu diesem Zeitpunkt herausgeätzt, mit Ausnahme des aktiven Bereichs mit einigen Rändern (wie durch die gestrichelte Linie in Abb. 2k dargestellt), um die blanke Polyimidoberfläche freizulegen. Nach dem Ätzen der Dielektrika wurden Metallschichten aus Mo (20 nm)/Al (100 nm)/Mo (30 nm) gesputtert und durch Nassätzen mit dem gleichen Ätzmittel für das untere Gate als SD-Kontakte, zusätzliches oberes Gate und Messpads strukturiert Musterung. Anschließend erfolgte eine thermische Ausheilung für 2 Stunden bei 300 °C im Vakuum. Ein weiterer Polyimidlack (VTECTM PI-1388, RBI) wurde 3 Minuten lang bei 4000 U/min schleuderbeschichtet und 3 Minuten lang bei 120 °C getrocknet. Das abschließende Backen erfolgte eine Stunde lang im Vakuum bei 250 °C (Abb. 3b). Die 10 nm dicke ITO-Hartmaske wurde auf das obere PI gesputtert und durch Trockenätzen mit den gleichen Bedingungen wie beim Ätzen der aktiven Schicht strukturiert. Schließlich wurden der untere und obere PI durch diese ITO-Hartmaske in einer Serpentinenform mit O2-Plasma geätzt und eine ITO-Maske wurde mit demselben Nassätzmittel zur Gate-Strukturierung abgelöst (Abb. 3c).

Zunächst wurden die hergestellten Geräte auf dem Glaswafer mit einer Aufnahmefolie (SPV-P-367K, Nitto Denko) laminiert. Anschließend wurden sie durch die LLO-Technik (KORONATM, AP-Systeme) vom Glaswafer gelöst. Die TFT-Arrays wurden daher in diesem Schritt vorübergehend auf die Aufnahmefolie übertragen. Der Elastomervorläufer (Ecoflex 00-30, Smooth-On) wurde auf die Aufnahmefolie gegossen, um die gesamten Geräte auf der Folie abzudecken, und 3 Stunden lang bei Raumtemperatur ausgehärtet. Nach dem Aushärten des Elastomers wurde der Übertragungsvorgang durch Abziehen der Aufnahmefolie abgeschlossen (ergänzende Abbildung 14).

Übertragungseigenschaften von TFTs und Belastungstests wurden in Luft mit einem Halbleiterbauelementanalysator (B1500A, Keysight) durchgeführt. Die Feldeffektmobilität in einem Sättigungsbereich wurde aus den Übertragungseigenschaften unter Verwendung der folgenden Gleichung geschätzt: ID,sat = μFE(WCi/2L)(VGS−Vth)2 wobei ID,sat, W, L, Ci, VGS und Vth sind der Drain-Strom im Sättigungsbereich, die Kanalbreite, die Kanallänge, die Gate-Kapazität pro Flächeneinheit, die Gate-Source-Spannung bzw. die Schwellenspannung. Bei Single-Gate-TFTs stammt das Ci ausschließlich aus dem 100 nm dicken SiO2-Dielektrikum am unteren Gate. Andererseits gibt es in Dual-Gate-TFTs zwei Kondensatoren; Somit ist Ci in diesem Fall die Summe der Kapazitäten vom oberen Gate (CTG,i) und unteren Gate (CBG,i). Die Feldeffektmobilität von Dual-Gate-TFTs wird in der vorliegenden Studie etwas unterschätzt, da die Größe des oberen Gates zur Mobilitätsextraktion gleich der des unteren Gates eingestellt wurde, obwohl die Fläche des oberen Gates kleiner ist als die des unteren Gates Die vorgeschlagene TFT-Struktur aufgrund des Offset-Bereichs. Wir hielten dies für eine strengere und konservativere Methode zur Bewertung unseres TFT, da das obere Gate, einschließlich des Versatzbereichs, tatsächlich den gleichen Platz wie das untere Gate einnimmt und einen faireren Vergleich zu herkömmlichen Dual-Gate-TFTs darstellt, die eine entsprechende Größe haben obere und untere Tore.

Die Autoren erklären, dass alle Daten, die die Ergebnisse dieser Studie stützen, im Artikel und seinen ergänzenden Informationsdateien oder auf begründete Anfrage beim entsprechenden Autor erhältlich sind.

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Diese Arbeit wurde teilweise durch den von der koreanischen Regierung (MSIT) finanzierten Zuschuss des Institute for Information & Communications Technology Promotion (IITP) unterstützt (2017-0-00048-005, Development of Core Technologies for Tactile Input/Output Panels in Skintronics (Skin Electronics). )) und das von der koreanischen Regierung finanzierte Stipendium der National Research Foundation of Korea (NRF) (MSIT) (2020M3H4A3081897, Development of Backplane Technology and Evaluation Platform for the Materials in the Ultra-Small Channel/Highly Flexible TFTs).

IKT-Kreativforschungslabor, Forschungsinstitut für Elektronik und Telekommunikation (ETRI), Daejeon, 34129, Republik Korea

Himchan Oh, Ji-Young Oh, Chan Woo Park, Jae-Eun Pi, Jong-Heon Yang und Chi-Sun Hwang

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HO entwarf die Experimente und stellte die TFT-Arrays her. CWP schlug die Idee einer Kunststoffummantelung für Transistoren vor und J.-YO übertrug die hergestellten Geräte auf Elastomere. Elektrische Charakterisierungs- und Vorspannungstests wurden von HO durchgeführt und die Daten wurden analysiert und mit J.-EP, J.-HY und C.-SH diskutiert. Der mechanische Test dehnbarer Transistoren wurde von HO und J.-YO durchgeführt. Schließlich HO hat das Manuskript geschrieben und alle Autoren haben es überprüft und waren an der Überarbeitung des Inhalts beteiligt.

Korrespondenz mit Chi-Sun Hwang.

Die Autoren geben an, dass keine Interessenkonflikte bestehen.

Nature Communications dankt Perdro Barquinha, Guozhen Shen und Binghao Wang für ihren Beitrag zum Peer-Review dieser Arbeit.

Anmerkung des Herausgebers Springer Nature bleibt hinsichtlich der Zuständigkeitsansprüche in veröffentlichten Karten und institutionellen Zugehörigkeiten neutral.

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Nachdrucke und Genehmigungen

Oh, H., Oh, JY., Park, CW et al. Hochdichte Integration dehnbarer anorganischer Dünnschichttransistoren mit hervorragender Leistung und Zuverlässigkeit. Nat Commun 13, 4963 (2022). https://doi.org/10.1038/s41467-022-32672-8

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Eingegangen: 24. Januar 2022

Angenommen: 10. August 2022

Veröffentlicht: 24. August 2022

DOI: https://doi.org/10.1038/s41467-022-32672-8

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